VHDL SYNTAX

VHDL Encoder - Using case Statement

Encoder berfungsi sebagai rangakain untuk mengkodekan data input mejadi data bilangan dengan format tertentu. Encoder dalam rangkaian digital adalah rangkaian kombinasi gerbang digital yang memiliki input banyak dalam bentuk line input dan memiliki output sedikit dalam format bilangan biner. Encoder akan mengkodekan setiap jalur input yang aktif menjadi kode bilangan biner. Diatas merupakan syntax encoder menggunakan fungsi case, modul yang digunakan adalah modul encoder untuk output binary menggunakan 4 bit, dan input encodernya menggunakan 14 bit, printah enable diatas digunakan untuk mengaktifkan modul tersebut. Binier yang keluar pertama muncul adalah otomatis binier 0, untuk selanjutnya angka akan keluar sesuai dengan masukkan alamat yang dimasukkan contohnya seperti “ 16'h0020 : binary_out = 5; ” jika input sesuai dengan alamat h0020 maka binier yang muncul adalah 5.

 Decoder - Using assign Statement

Decoder adalah suatu perangkat yang berfungsi untuk mengubah bentuk sinyal biner menjadi decimal. Dari syntax diatas dapat dijelaskan bahwa decoder ini memiliki 4 input dan 16 output. Penjalasan untuk syntax diatas adalah binier masuk akan mempengaruhi alamat yang dituju seperti assign decoder_out = (enable) ? (1 << binary_in) : 16'b0 ; alamat akan terus berubah jika binier yang masuk juga berubah ubah sesuai dengan masukkannya. Biasanya diimplementasikan di 7 segment, angka akan muncul sesuai lamat yang dituju 

 Mux : Using case Statement

Pengertian Multiplexer adalah rangkaian logika yang menerima beberapa input data digital dan menyeleksi salah satu dari input tersebut pada saat tertentu, untuk dikeluarkan pada sisi output. Multiplekser berfungsi sebagai data selector. Pada syntax diatas din_0, din_1 dan sel dijadikan input lalu untuk output mux out dapat dilihat output dapat dihasilkan dengan gerbang or tergantung dengan inputan yang diberikan. 

 Synchronous reset D- FF

Dari syntax diatas data, clk dan reset merupakan input, dan q adalah output. Jika ke reset output lebih kecil sama dengan alamat 1’b0 jika tidak kereset maka q lebih kecil sama dengan data. 

 8-Bit Simple Up Counter

Pada syntax diatas out adalah output, clk, enable dan reset adalah input. Jika terjadi ter-reset maka out lebih kecil sama dengan alamat 8’b0 namun jika enable maka out lebih kecil dari sama dengan out ditambah satu. Jadi akan ada pertambahan 1 jika counter berjalan. 

 Parity

Syntax diatas dapat dijelaskan bahwa parity memiliki 1 output dan 7 input. Untuk menghasilkan output, semua input yang masuk akan dijalankan dengan pengurangan xor